自FinFET技术开始，集成电路在物理上的第三个维度成为研究人员重点开拓的领域，已发展出器件级三维集成、电路级三维集成、芯片级三维集成等方向。

      FinFET技术已经发展接近10年，推动集成电路进入5 nm先进工艺节点。然而该技术对维持MOSFET器件的正常工作却越发“力不从心”，尤其是难以较好地控制泄漏电流。为了进一步提升栅电压对沟道电流的控制能力，一个必然的趋势是将MOSFET扁平的沟道“悬空”，再次提升栅电压的控制面积（图4（a）），并彻底切断来自硅衬底区域的泄漏电流。这种结构的MOSFET称之为“纳米片晶体管”。纳米片晶体管延伸出的另一种结构是“纳米线晶体管”，该结构将扁平的沟道制成圆柱形（图4（b））。通常，纳米片晶体管和纳米线晶体管统称为环栅场效应晶体管（Gate-All-Around Field-Effect Transistor, GAAFET）。

图4　纳米片晶体管器件结构（a）与纳米线晶体管器件结构（b）

      MOSFET包含N型（NMOS）和P型（PMOS）晶体管2种类型，N型和P型晶体管构成反向器单元，在此基础上通过反相器和晶体管的复杂组合最终形成集成电路。GAAFET技术为集成电路布局提供了另一种方式：将N型和P型晶体管沿垂直方向堆叠，以器件级三维集成的方式形成反向器，或堆叠多层，形成更为复杂的结构单元（图5（a）），这样既可以显著提升电路集成度，又可以提升电路性能（图5（b））。

图5　英特尔三维堆叠互补金属氧化物半导体（CMOS）反相器透射电子显微镜图（a）与电学特性以及NMOS和PMOS晶体管电学性能（b）

      三星和英特尔将GAAFET技术作为下一代芯片的技术选择；台积电宣布3 nm节点仍采用FinFET技术，但未来2 nm节点也将采用GAAFET技术。虽然台积电、三星、英特尔都已完成GAAFET技术的前期论证，但是该技术最终能否实现量产化，还取决于芯片制造的技术难题能否被全部攻克，特别是芯片良率问题。目前，中国大陆GAAFET技术研究工作主要由高校及研究院所开展，集成电路企业量产技术积累相对较少。

      近年来，研究人员也在充分开发利用集成电路的第三个维度，即电路级三维集成。电路级三维集成技术已应用于实际产品，其中最具有代表性的是晶圆级三维堆叠技术。图6（a）是长江存储提出的Xtacking存储技术。该技术分别在2个独立的晶圆上完成存储阵列电路和互补金属氧化物半导体（Complementary Metal-Oxide-Semiconductor, CMOS）外围电路的制造，然后通过垂直金属互连通道将两片晶圆键合（Bonding），实现存储电路和外围电路的晶圆级三维堆叠。当存储单元层数达到120层及以上时，外围电路占整体面积的50%以上，所以Xtacking存储技术在提升芯片存储密度方面优势巨大。图6（b）为日本索尼2021年报道的CMOS接触式图像传感器（Contact Image Sensor, CIS）芯片，该芯片通过硅通孔（Through Silicon Via, TSV）技术和键合技术，将CIS传感晶圆、存储晶圆、逻辑晶圆沿垂直方向堆叠，在提升芯片密度和性能的同时，实现感存算一体化。晶圆级三维堆叠技术能有效突破摩尔定律在集成密度、互连密度、信号传输等方面的瓶颈，支撑集成电路性能、功能、能效的不断演进。此外，晶圆级三维堆叠技术可实现芯片性能的跨越式提升，有望成为中国研制高端芯片的一个重要突破口。

图6　长江存储Xtacking技术示意图（a）与索尼晶圆堆叠CIS芯片示意图（b）

      晶圆级三维堆叠涉及的核心工艺是硅通孔和键合工艺，这两项工艺是晶圆封测企业的技术强项。封测环节是当前中国在集成电路产业中实力最强的部分，全球十大封测厂家中中国大陆企业占据3家，分别是江苏长电、富通微电、天水华天，因此中国在先进封装和晶圆级三维堆叠技术领域有着很强的竞争力和研发实力。需要说明的是，晶圆代工企业也正在加速研发先进封装技术，前道工艺与后道工艺界限已趋于模糊，“前道制造向后走、后道制造向前走”的趋势越发明显。近期台积电、三星、英特尔分别推出了基于各自工艺特色的晶圆级三维堆叠技术方案，例如台积电的系统整合芯片（System on Integrated Chips, SoIC）技术、三星的拓展的立方体（eXtended-Cube, X-Cube）技术、英特尔的Foveros技术。中芯国际的先进封装收入占比也在逐年提升，晶圆级三维堆叠技术处于研发攻关阶段；长江存储具备晶圆级三维堆叠技术的代工能力。鉴于中国大陆先进封装技术的雄厚基础，加之人才梯队不断完善，相关从业人员不断增多，中国晶圆级三维堆叠技术的发展与突破指日可待。

      随着集成电路先进工艺技术复杂度的不断提升，芯片生产面临严重的成本问题：一方面，芯片的制造成本越来越高；另一方面，芯片的设计成本也越来越高。为了解决该问题，研究人员引入了芯片级三维集成技术，提出模块化的设计方法，其中最具发展前景的是芯粒技术。如图7（a）所示，芯粒技术核心思想类似于组装计算机，把功能模块分解成多个高良率、低成本的小型芯片模块（称为芯粒），然后根据芯片功能的需求将芯粒灵活组合，并应用到不同场景。芯粒技术的大规模应用需要解决芯片接口标准化的问题。2022年3月，英特尔联合AMD、ARM、高通、微软、谷歌云、Meta、台积电、日月光、三星行业巨头成立通用芯粒高速互连（Universal Chiplet Interconnect Express, UCIe）联盟，制定了UCIe技术标准，为推动芯粒技术产业化铺平道路。日前，苹果公司发布的M1 Ultra芯片通过Ultra Fusion封装架构将两块M1 Max芯片内部互连，实现了极强的芯片性能，包括2.5 TB/s的片间带宽（图7（b）），这是芯粒技术提升芯片性能的范例。

图7　芯粒技术示意图（a）与苹果M1 Ultra芯片（b）

      芯粒技术的内涵是通过基板将多颗芯粒进行互连，从而组成一个芯片系统，实现过程依赖于先进封装技术。如前文所述，封测环节是中国大陆在集成电路产业中的强项，所以芯粒技术有望成为中国集成电路产业实现技术飞跃的引擎。然而，需要注意以下几点：①中国集成电路企业应尽快加入UCIe联盟；②芯粒技术虽然属于先进封装技术，但并非由封装企业主导，而是由芯片设计企业主导，由代工企业支持，最后由封装企业完成芯片实现；③芯粒技术应用在先进工艺上的效果更为显著，但中国大陆企业先进工艺的晶圆代工能力仍需增强。

      研发集成电路新概念、新原理、新设计方法，实现器件和电路层面的技术创新，是后摩尔时代集成电路的重要发展方向之一，中国学者在该领域取得了令人瞩目的成果。

      除以上研究成果之外，中国研究人员在铁电及反铁电晶体管、薄膜晶体管及显示电路、柔性电子器件、人工智能芯片等研究方向取得了诸多重要的进展。从研究成果的数量和质量上看，中国科研人员的研究能力、研究实力、研究潜力都是世界一流水平的。

      集成电路技术涉及通信工程、计算机科学、信息工程、物理学、数学、化学、自动化、机械、电子学、材料学、集成电路设计制造等多个学科，是一门高技术密集性交叉学科。因此，将其他学科的宝贵经验、科研成果、先进技术引入到集成电路学科，会对集成电路技术的发展起到带动作用。

      北京大学在碳基电子学领域的发展形成了碳基CMOS集成电路无掺杂制备新技术，解决了长期困扰碳基半导体材料制备的问题，研制出性能优良、栅长为5 nm的碳基晶体管。复旦大学在二维材料集成电路新型器件领域取得了丰硕的研究成果，在制约集成电路能效的存储墙问题和高能效存储计算等方面开展了深入的研究工作。北京航空航天大学长期从事自旋电子学、新型信息器件、非易失存储器等领域的研究。复旦大学长期从事集成电路设计和设计自动化方向的研究工作，开发了基于人工智能技术的模拟集成电路自动化设计工具，实现了电路设计从“人工密集型”到“机器密集型”的跨越。浙江大学围绕二维材料、光电器件、类脑人工智能器件与芯片等前沿交叉方向开展了长期的研究工作。此外，中国研究人员在硅光器件及集成、有机电子器件及电路、生物传感、医信交叉等前瞻性研究方向也取得了诸多重要进展。