前段时间，美国总统拜登近期签署了《2022芯片与科学法案》，其中最受关注的是对芯片行业投入527亿美元补贴，试图提升美国的芯片技术研发和制造能力。这种违背美国自己“政府不应该补贴企业”长期宣传的行为固然值得吐槽，但更受国内关注的是该法案宣布针对包括先进半导体在内的四项技术设立新的出口管制，其中涉及到半导体和EDA的是“专门为开发具有全场效应晶体管（GAAFET）结构的集成电路而设计的电子计算机辅助设计（ECAD）软件“。该禁令于8月15日正式生效。

      “芯片与科学法案”引起了很多讨论，主流观点是目前这一轮的EDA科技封锁，主要还是针对最先进的EDA制程工艺，短期内看似影响不大，但是随着最近几年的高科技封锁从芯片领域逐渐过渡到EDA领域，并且从针对部分公司发展到针对国家和全行业，这种趋势不可忽视，并且长期会有阻止中国半导体领域发展的可能。总体来看舆论偏悲观，甚至有人认为先进制程受到封锁后国内芯片和EDA产业无路可走。但是，被封锁绝不代表就无路可走，我们仍然要分析和思考这种情况下的发展之路。

      首先，我们要对高科技封锁问题有总体认知：美国牵头对中国搞的科技封锁，是一个“合纵抗秦”式的操作。美国虽然在半导体制造和EDA领域有深厚的积累，但芯片法案中提到的GAA制造工艺是韩国和中国台湾的，EUV先进光刻机是荷兰ASML的，美国EDA公司的领先地位，也是基于全球产业包括中国公司们的长期协同合作基础上发展起来的。因此，美国在这里只是扮演了一个“盟主”的角色，发号施令。合纵联盟式的封锁，有其虚弱的一面：ASML公司已经公开表示反对全面停止对中国的销售；而芯片法案里重点针对的GAA工艺，属于台积电“下一代的下一代”工艺（N2），为什么没有针对本代和下一代工艺？背后也是多方利益博弈的暂时结果。以史为鉴，合纵策略依赖于各方利益计算，应对这样的利益联盟，以自身发展和多方合作为核心的连横对策，早已是融入中国人血液的基本智慧：立足自身市场、技术和人才，发展自身力量，适当借助而不依赖外力，在发展过程中寻求“一强”之外的多国家、多公司、多生态合作，打破合纵联盟，就是我们最好的战略方向。

      应该如何去看待目前的封锁以及如何在这种情况下去发展？下面是一些思考和认识：

      FinFET或GAAFET支持的超级工艺（5nm及以后），虽然还没有达到理论上的线宽极限，但是在几十个nm量级上进行物理制造比如刻蚀、沉积的难度会越来越高，要达到高可靠性，必然带来成本的提升和良率的降低，而且要投入越来越多的开发资金和时间。

      实际上业界早已公开的秘密是，现在的工艺数字并不是实际晶体管线宽，很大程度上是芯片厂根据宣传需要标称的，大体上仅能满足理论晶体管密度是上一代两倍左右。但实际芯片能达到的晶体管密度也跟工艺库和内存大小有密切关系。更有甚者，根据Techinsight网站对天玑9000处理器的分析，TSMC 所声称的N4关键工艺尺寸与其早期N5产品完全相同。同样的事情也发生在三星，Techinsight对骁龙8 Gen 1的部分型号分析发现，4LPX（N4）工艺与上一代5LPE（N5）工艺相比几乎没有带来区别。

      半导体技术研究机构Semi Engineering统计了不同工艺下芯片所需费用，其中28nm节点上开发芯片只要5130万美元投入，16nm节点需要1亿美元，7nm节点需要2.97亿美元，到了5nm节点，开发芯片的费用将达到5.42亿美元，从趋势来看，3nm芯片研发费用或将接近10亿美元。

      这么高的成本提升，带来的收益如何？根据TSMC数据，其5nm工艺对比7nm，只有15%的性能提升，而刚刚初步成功的3nm性能相比5nm提升约18%，功耗提升34%（根据TSMC最新发布数据），而晶体管密度增长是60%（低于传统上工艺节点提升要求的100%密度增长）。也就是说，从7nm到3nm增长两代工艺，芯片研发费用增加了3倍，却只得到70%的功耗优化和35%的性能优化。这背后有功耗墙、内存墙、面积墙、并行墙等多方面的瓶颈，并不是晶体管密度高了就一点能给电子系统带来线性增长的性能和性价比。

      列举这些数字，不是说我们不需要继续发展半导体制造工艺，而是需要对工艺发展有全面的认识：

      如果超级工艺不是核心关注点，那么应该关注什么？从一个例子来看：国内某处理器公司的14nm CPU，与国际公司的同工艺级别CPU相比，虽然在部分benchmark测试中能够取得较好成绩，但是具体到数据库等多核、复杂应用中，综合性能还是有所不逮。这充分说明了，在先进工艺之外，应用系统决定的芯片架构和针对性的软硬件联合优化，还有很大进步空间。代工厂格芯（GlobalFoundries）从2018年放弃追求更先进制造工艺后，成立了GF Labs，大量招聘系统工程师，寻求从系统层面为客户提供更全面的优化。后摩尔时代的EDA工具，同样应该一切从系统出发，去辅助设计、制造工程师完成系统级优化的任务。

      系统分割指从应用系统的需求出发，实现软硬件功能分割、硬件多芯片分割、芯片多模块和异构分割、模块内多单元并行分割等多个步骤，其本质是大型系统的架构设计流程。

      同时，系统分割不光关系到芯片设计，同样也对芯片验证工作中的软硬件仿真有很大影响。大型复杂芯片的快速并行仿真，已经越来越得到系统公司的关注，迫切需要EDA工具从系统分割阶段出发去高效支持。

      Chiplet目前是一个很热的话题，涉及到制造、测试领域的很多创新，作为先进封装技术，可以基于当前可用工艺，做更合理的成本、功耗、面积控制，优化芯片架构。通过Chiplet技术，我们可以基于主流工艺节点，提高大型芯片的良率，降低设计和制造成本，同时在单颗芯片上突破面积墙等限制，实现主流工艺下类比超级工艺的晶体管密度和性能。当然，封装和工艺是芯片制造的两个面，并不是有了Chiplet就不用发展先进工艺了，先进工艺也同样可以用Chiplet综合优化系统。

      但笔者想要着重指出的是，Chiplet不仅仅是一项或多项芯片制造技术，它也会从系统层面给EDA带来全新的模式。Intel、AMD、ARM、微软、高通等行业玩家在2022年3月共同成立行业联盟，正式推出通用芯粒的标准规范“UCIe”。在这样的通用标准之下，基于Chiplet的IP、建模、EDA设计、EDA验证工具必然在未来几年有突破式发展，形成一些新的行业模式和系统设计流程。国内半导体设计、制造、EDA产业链更加分散，需要尽快加强合作，跟进这个趋势。

      DSA是一个统称，针对垂直应用专门设计或修改通用芯片所产生的垂直应用型芯片都属于DSA，它体系结构和摩尔定律发展到如今的必然选择，比如AI芯片、自动驾驶芯片等都属于DSA的范畴。DSA的设计参数包括了指令集、内存架构、内存类型、计算单元、并行化、数据类型和宽度、编程语言等等，这些设计参数的定制化，可以在工艺不变的情况下优化应用系统性价比。DSA的典型代表有Google的TPU、Nvidia的DPU等。这些领域专用芯片，同样给EDA工具带来了“更快、更好、更自动”的要求，因为垂直化的应用必然要求快速设计和快速部署。